Digital Design Manager

Про посаду

Ми шукаємо Менеджера з цифрового дизайну з більш ніж 12-річним досвідом у VLSI цифровому дизайні/верифікації для керівництва нашою командою у розробці передових цифрових контролерів.

Обов'язки

• Відповідальність за специфікацію мікроархітектури та RTL дизайн модулів у Verilog
• Відповідальність за напрямок та планування проекту, наставництво та технічне керівництво командою
• Керівництво командами розробників у розробці цифрових контролерів протягом усього життєвого циклу проекту, включаючи аналіз, дизайн, розробку, верифікацію, тестування та впровадження
• Керівництво командою верифікації для розробки передових тестових планів
• Апаратна верифікація цифрового модуля за допомогою передових FPGA наборів
• Надання технічного керівництва одним або кількома проектами
• Вирішення складних проблем, які можуть бути багатодисциплінарними або вимагати глибокого аналізу мінливих факторів
• Визначення кращих практик, специфічних для проекту, та проведення кодових оглядів
• Виявлення можливостей для підвищення продуктивності та зменшення помилок
• Відповідальність за графіки виконання, планування ресурсів та зниження ризиків у рамках одночасних проектів
• Взаємодія з клієнтами та партнерами щодо IP досягнень, верифікаційних матеріалів та підтримки інтеграції
• Представлення команди в програмних оглядах, підписаннях етапів та обговореннях з клієнтами
• Формування культури технічної досконалості, одноліткової ревізії, обміну знаннями та постійного вдосконалення
• Підтримка мотивації команди за допомогою чіткого визначення бачення, своєчасного визнання досягнень та видимої підтримки під час критичних етапів проекту

Вимоги

Основні кваліфікації та досвід:

• Ступінь бакалавра в галузі електроніки/комп'ютерної інженерії
• 12+ років досвіду у VLSI цифровому дизайні/верифікації, з 3-5+ роками в ролі керівника людей або технічного лідера
• Перевірені досягнення у перетворенні IP від специфікації до доведення до силікона
• Глибокі знання у RTL дизайні/симуляції Verilog
• Досвід у дизайні ASIC/FPGA, включаючи RTL синтез, розміщення та маршрутизацію, та підписання часових характеристик
• Глибокі знання методів переходу через домени годинника (CDC) та домени скидання (RDC)
• Досвід роботи з System Verilog, UVM, техніками верифікації RTL/gate
• Тверде розуміння метрик функціонального та кодового покриття та завершення
• Глибокі знання мов скриптування Python/Perl/TCL/Shell
• Досвід роботи з глобальними командами

Бажані кваліфікації та досвід:

• Знання методів високорівневого синтезу та C-симуляції/валідації
• Магістерський ступінь є плюсом

Ми пропонуємо

• Конкурентоспроможну зарплату
• Довгострокові премії за планом стимулювання (RSUs)
• Медичні благополуччя
• Оплачувані свята та відпустки
• Різноманітні можливості для навчання та лідерства

Про компанію

Чи готові ви до захоплюючих можливостей для розвитку з величезним потенціалом зростання? Чи вам подобається працювати в швидкозмінному середовищі, приймати великі обов'язки та мріяти про роботу над передовими технологіями з надзвичайно талановитою командою?

Як провідний постачальник високопродуктивних змішаних сигналов IP, інтегрованих у багатьох найцікавіших сьогодні застосунках, таких як смартфони, автомобілі, IoT, носимий пристрій та сенсори, серед багатьох інших. Ми шукаємо найяскравіших людей, щоб працювати над передовими технологіями разом з нашими першокласними інженерами.

У Mixel, компанії Silvaco, ми віримо в розвиток наших людей та зустріч з ними там, де вони знаходяться у своїй кар'єрі. Наш пакет загальних винагород розроблений так, щоб відображати локальну культуру та спільноту, де живуть та працюють наші співробітники, бо ми знаємо, що успіх починається з відчуття цінності та підтримки. Наші люди є нашою найбільшою силою. Ми також віримо у філософію оплати за результат - винагородження впливу, визнання досягнень та забезпечення безпеки на майбутнє.