Digital Design Manager

Про посаду

Ми шукаємо Менеджера з цифрового дизайну з більш ніж 12-річним досвідом роботи у VLSI цифровому дизайні/верифікації для керівництва нашою командою у розробці передових цифрових контролерів.

Обов'язки

• Відповідальність за специфікацію мікроархітектури та RTL дизайн модулів у Verilog
• Відповідальність за напрямок та планування проекту, наставництво та технічне керівництво командою
• Керівництво командами розробників у розробці цифрових контролерів протягом усього життєвого циклу проекту, включаючи аналіз, дизайн, розробку, верифікацію, тестування та впровадження
• Керівництво командою верифікації для розробки передових тестових планів
• Верифікація апаратного забезпечення цифрового модуля за допомогою передових FPGA наборів
• Надання технічного керівництва одному або кільком проектам
• Вирішення складних проблем, які можуть бути багатодисциплінарними або вимагати глибокого аналізу мінливих факторів
• Визначення кращих практик, специфічних для проекту, та керівництво кодовими переглядами
• Виявлення можливостей для підвищення продуктивності та зменшення помилок
• Відповідальність за графіки виконання, планування ресурсів та зниження ризиків у рамках одночасних проектів
• Взаємодія з клієнтами та партнерами щодо доставки IP, верифікаційних матеріалів та підтримки інтеграції
• Представництво команди в програмних оглядах, підписаннях етапів та обговореннях з клієнтами
• Формування культури технічної досконалості, одноліткової перевірки, обміну знаннями та постійного вдосконалення
• Підтримка мотивації команди за допомогою чіткого визначення бачення, своєчасного визнання досягнень та видимої підтримки під час критичних етапів проекту

Вимоги

Основні кваліфікації та досвід:

• Ступінь бакалавра в галузі електроніки/комп'ютерної інженерії
• 12+ років досвіду роботи у VLSI цифровому дизайні/верифікації, з 3-5+ роками у ролі керівника людських ресурсів або технічного керівника
• Доведений досвід перетворення IP з специфікації до доведеного силікону
• Глибокі знання у RTL дизайні/симуляції Verilog
• Знання процесів дизайну ASIC/FPGA, включаючи RTL синтез, розміщення та маршрутизацію, та підписання часу
• Глибокі знання методів перетину годинникових доменів (CDC) та доменів скидання (RDC)
• Досвід роботи з System Verilog, UVM, техніками верифікації RTL/gate
• Глибоке розуміння метрик функціонального та кодового покриття та їх закриття
• Знання мов скриптування Python/Perl/TCL/Shell
• Досвід роботи з глобальними командами

Бажані кваліфікації та досвід:

• Знання методів високорівневого синтезу та C-симуляції/валідації
• Магістерський ступінь є плюсом

Ми пропонуємо

• Конкурентоспроможна зарплата
• Довгострокові премії за план стимулювання (RSUs)
• Медичні благополуччя
• Оплачувані свята та відпустки
• Різноманітні можливості для навчання та лідерства

Про компанію

Чи готові ви до захоплюючих можливостей для розвитку з величезним потенціалом зростання? Чи вам подобається працювати у швидкозмінному середовищі, приймати великі обов'язки та мріяти про роботу над передовими технологіями з надзвичайно талановитою командою?

Як провідний постачальник високопродуктивних змішаних сигналов IP, інтегрованих у багатьох найцікавіших сьогодні застосунках, таких як смартфони, автомобілі, IoT, носимий пристрій та сенсори, серед багатьох інших. Ми шукаємо найяскравіших людей, щоб працювати над передовими технологіями разом з нашими світовокласними інженерами.

У Mixel, компанії Silvaco, ми віримо в розвиток наших людей та підтримку їх на їхньому поточному етапі кар'єри. Наш пакет загальних винагород розроблений так, щоб відображати місцеву культуру та спільноту, де живуть та працюють наші співробітники, бо ми знаємо, що успіх починається з відчуття цінності та підтримки. Наші люди є нашою найбільшою силою. Ми також віримо у філософію оплати за результат - винагородження впливу, визнання досягнень та забезпечення безпеки на майбутнє.