Job Description, Responsibilities & Requirements
Про посаду
Ми шукаємо Менеджера з цифрового дизайну з більш ніж 12-річним досвідом роботи у VLSI цифровому дизайні/верифікації для керівництва нашою командою у розробці передових цифрових контролерів.
Обов'язки
- Відповідальність за специфікацію мікроархітектури та RTL дизайн модулів у Verilog
- Відповідальність за напрямок та планування проекту, наставництво та технічне керівництво командою
- Керівництво командами розробників у розробці цифрових контролерів протягом усього життєвого циклу проекту, включаючи аналіз, дизайн, розробку, верифікацію, тестування та впровадження
- Керівництво командою верифікації для розробки передових тестових планів
- Верифікація апаратного забезпечення цифрового модуля за допомогою передових FPGA наборів
- Надання технічного керівництва одному або кільком проектам
- Вирішення складних проблем, які можуть бути багатопрофільними або вимагати глибокого аналізу мінливих факторів
- Визначення кращих практик для конкретного проекту та керівництво код-рев'ю
- Виявлення можливостей для підвищення продуктивності та зменшення помилок
- Відповідальність за графіки виконання, планування ресурсів та зниження ризиків у рамках одночасних проектів
- Взаємодія з клієнтами та партнерами щодо IP доставок, верифікаційних матеріалів та підтримки інтеграції
- Представництво команди у програмних оглядах, підписаннях етапів та обговореннях з клієнтами
- Формування культури технічної досконалості, одноліткової перевірки, обміну знаннями та постійного вдосконалення
- Підтримка мотивації команди за допомогою чіткого визначення бачення, своєчасного визнання досягнень та видимої підтримки під час критичних етапів проекту
Вимоги
-
Основні кваліфікації та досвід:
- Ступінь бакалавра в галузі електроніки/комп'ютерної інженерії
- 12+ років досвіду роботи у VLSI цифровому дизайні/верифікації, з 3-5+ роками у ролі керівника персоналу або технічного лідера
- Доведений досвід перетворення IP із специфікації до доведеного силікону
- Глибоке знання RTL дизайну/симуляції Verilog
- Досвід у дизайні ASIC/FPGA, включаючи RTL синтез, розміщення та маршрутизацію, і завершення за часом
- Глибоке знання методів переходу через домени годинника (CDC) та домени скидання (RDC)
- Досвід роботи з System Verilog, UVM, техніками верифікації RTL/gate
- Глибоке розуміння метрик функціонального та кодового покриття та завершення
- Глибоке знання мов скриптування Python/Perl/TCL/Shell
- Досвід роботи з глобальними командами
-
Бажані кваліфікації та досвід:
- Знання методів високорівневого синтезу та C-симуляції/валідації
- Магістерський ступінь є плюсом
Ми пропонуємо
- Конкурентоспроможна зарплата
- Довгострокові премії за планом стимулювання (RSUs)
- Медичні благополуччя
- Оплачувані свята та вихідні
- Різноманітні можливості для навчання та лідерства
Про компанію
Чи готові ви до захоплюючих можливостей для розвитку з величезним потенціалом зростання? Чи вам подобається працювати у швидкозмінному середовищі, приймати великі обов'язки та мріяти про роботу над передовими технологіями з надяскідною командою?
Як провідний постачальник високоефективних змішаних сигналов IP, інтегрованих у багатьох найцікавіших сьогоднішніх додатках, таких як смартфони, автомобілі, IoT, носимий пристрій та датчики, серед багатьох інших, ми шукаємо найяскравіших людей, щоб працювати над передовими технологіями разом із нашими світовокласними інженерами.
У Mixel, компанії Silvaco, ми віримо в розвиток наших людей та зустріч з ними там, де вони знаходяться у своїй кар'єрі. Наш пакет загальних винагород розроблений так, щоб відображати місцеву культуру та спільноту, де живуть та працюють наші співробітники, бо ми знаємо, що успіх починається з відчуття цінності та підтримки. Наші люди є нашою найбільшою силою. Ми також віримо у філософію оплати за результат - винагородження впливу, визнання досягнень та забезпечення безпеки на майбутнє.